Слайды и текст доклада
Pic.1
Программируемые логические устройства Классические ПЛМ
Pic.2
Способы достижения универсальности компонентов Программный. СБИС обрабатывают цифровые данные по заданной программе (микропроцессоры). Аппаратный. Состав и назначение СБИС определяется конечным …
Pic.3
Двухуровневая логика
Pic.4
Программируемые логические матрицы (ПЛМ) Основой ПЛМ служит последовательность программируемых матриц элементов И и ИЛИ. В их структуру входят также блоки входных и выходных буферных каскадов (БВх и …
Pic.6
Программируемые логические матрицы (ПЛМ) Основными параметрами ПЛМ являются число входов m, число термов l и число выходов n. Терм – конъюнкция, связывающая m входных переменных, представленных в …
Pic.7
Схемотехника ПЛМ Упрощенный вид биполярной ПЛМ Цепь выработки термов – диодная схема И Матрица ИЛИ формируется транзисторами, включенными по схеме эмитерных повторителей
Pic.8
Реализация ПЛМ на транзисторах
Pic.11
Схемотехника ПЛМ Воспроизведение скобочных форм переключательных функций – для этого в ПЛМ должны присутствовать обратные связи
Pic.12
Схемотехника ПЛМ Для формирования прямого или инверсного выходного сигнала используются сумматоры по модулю 2
Pic.13
Схемотехника ПЛМ Расширение возможностей ПЛМ с использованием элементов ввода/вывода с тремя состояниями
Pic.14
Схемотехника ПЛМ Добавление к комбинационной части триггеров позволяет создавать устройства с памятью
Pic.15
Обобщенная структура классической ПЛМ
Pic.16
Дальнейшее развитие ПЛМ Недостаток классических ПЛМ – фиксированная настройка выходных макроячеек. Совершенствование архитектуры выходных макроячеек привело к созданию универсальных ПЛМ.
Pic.17
Переход к универсальной ПЛМ
Pic.18
Архитектура логической ячейки классической универсальной ПЛМ
Pic.19
Архитектура классической универсальной ПЛМ
Pic.20
Универсальная ПЛМ Atmel
Pic.21
Сложные программируемые логические интегральные схемы (CPLD) СПЛИС (CPLD ) являются дальнейшим развитием структур ПЛМ Архитектурно CPLD состоят из центральной коммутационной матрицы, множества …
Pic.24
Altera MAX - Способы соединений
Pic.25
Логическая ячейка CPLD
Pic.26
Блок ввода/вывода CPLD
Pic.27
Программируемая матрица соединений CPLD
Pic.28
Сравнительные характеристики семейств CPLD
Pic.30
Базовые матричные кристаллы (БМК) БМК относятся к полузаказным ИС. Это полуфабрикат, придание которому индивидуального характера происходит на заключительных стадиях производства СБИС. Основа БМК – …
Pic.31
Различные структуры БМК Базовая ячейка (1) и каналы связи (2) БМК. Канальная структура БМК (а, б). Бесканальная структура БМК (в). Изменяемая структура БМК (г) – с переменной длиной ячейки.
Pic.32
Терминология, относящаяся к БМК Базовая ячейка (БЯ) – набор схемных элементов, регулярно повторяющихся на определенной площади кристалла. Элементы могут быть нескоммутированными или частично …
Pic.33
Терминология, относящаяся к БМК Способы организации ячеек БМК: - Из элементов МБЯ может быть сформирован один логический элемент, а для реализации более сложных функций используются несколько ячеек; …
Pic.34
Терминология, относящаяся к БМК Библиотека функциональных ячеек – совокупность ФЯ, используемых при проектировании БИС. Создается на этапе разработки БМК и предоставляет разработчику готовые …
Pic.35
Терминология, относящаяся к БМК Пример библиотеки функциональных ячеек БМК фирмы Actel
Pic.36
Терминология, относящаяся к БМК Внутренняя область кристалла (ВО) окружена периферийной областью (ПО), расположенной по краям БМК. В периферийной области расположены специальные ПБЯ, набор схемных …
Pic.37
Пример базовой ячейки БМК
Pic.38
Пример типичного БМК
Pic.39
Программируемые пользователем вентильные матрицы (FPGA) Топологически сходны с канальными БМК Во внутренней области размещается множество регулярно расположенных идентичных конфигурируемых логических …
Pic.42
Структура логического блока FPGA Свойства и возможности FPGA зависят в первую очередь от характера их КЛБ и системы межсоединений В качестве КЛБ могут использоваться: - транзисторные пары (SLC – …
Pic.43
Структура логического блока FPGA Пример логического блока на основе транзисторных пар Реализуемая функция:
Pic.44
2-входовый мультиплексор как программируемый блок
Pic.45
Логическая ячейка Actel
Pic.46
Структура логического блока FPGA Пример логического блока на основе мультиплексоров Реализуемая логическая функция:
Pic.47
Логическая ячейка на основе ПЗУ
Pic.52
Структура логического блока FPGA на основе ПЗУ
Pic.55
Блок ввода/вывода FPGA
Pic.56
Система соединений FPGA
Pic.57
Структура переключательного блока (PSM) FPGA
Pic.58
Пример создания связи в FPGA
Pic.64
Дополнительные блоки FPGA Встроенные блоки памяти (небольшого объема) – 16х1 или 32х1 бит
Pic.65
Дополнительные блоки FPGA Блок интерфейса граничного сканирования (JTAG) – для отладки и конфигурирования FPGA
Pic.67
Характеристики семейства FPGA Микросхемы FPGA построены по SRAM-технологии и требуют загрузки управляющей (конфигурационной) программы либо из внешнего ПЗУ, либо из другого устройства Широко …
Pic.68
Пример кристалла FPGA
Pic.71
Характеристики семейства FPGA
Pic.72
Системы на кристалле (SoC) Предпосылки появления «Систем на Кристалле» (System-on-Chip): - уменьшение топологических норм проектирования; - повышение уровня интеграции ПЛИС (несколько млн ЭВ); - …
Pic.73
Пример системы на кристалле
Pic.74
Системы на кристалле (SoC) Архитектурные особенности SoC: - наличие универсальных программируемых блоков, позволяющих реализовать любое устройство (generic); - наличие специализированных областей …
Pic.75
Системы на кристалле (SoC) К специализированным ядрам относятся: - блоки ОЗУ с возможностью изменения организации памяти, выбора асинхронного и синхронного режима работы и др. ; - умножители; - схемы …
Pic.76
Структура SoC ALTERA
Pic.77
Структура SoC XILINX
Pic.78
Логическая ячейка SoC
Pic.79
Режимы настройки логической ячейки
Pic.80
Арифметический режим работы
Pic.81
Организация регистровой цепочки
Pic.82
Объединение логических ячеек в логический блок
Pic.84
Конфигурационные возможности блока памяти
Pic.85
Устройство коррекции ошибок для блока памяти
Pic.86
Блок памяти в режиме сдвигового регистра
Pic.87
Арифметический блок SoC
Pic.88
Архитектурные особенности арифметического блока
Pic.89
Последовательная загрузка данных в арифметическом блоке
Pic.90
Формирование обратной связи в арифметическом блоке
Pic.91
Блок управления тактовыми сигналами SoC
Pic.92
Структура блока PLL SoC
Pic.93
Блок ввода\вывода SoC
Pic.94
Работа блока ввода\вывода с дифференциальным сигналом
Pic.95
Программируемые аналоговые интегральные схемы (ПАИС) Соотношение между сопротивлением (R) и зарядом (Q): - сопротивление это отношение напряжения (V) к току (I); - ток это скорость изменения заряда.
Pic.96
Конденсатор в ключевом режиме
Pic.97
Переключамый конденсатор как резистор Сопротивление обратно пропорционально емкости и частоте Отношение сопротивлений зависит только от отношения емкостей Резистор можно заменить конденсатором …
Pic.98
Изменение фазы (знака сопротивления)
Pic.99
Настройка собственной частоты изменением частоты переключения
Pic.100
Дискретизация входного сигнала Входной и выходной сигналы обрабатываются в разные моменты времени Удобно для создания устройств дискретизации (напр. – АЦП)
Pic.101
Соотношение напряжений в схеме с переключаемыми конденсаторами
Pic.102
Переключаемые конденсаторы – базовый элемент ПАИС Они позволяют реализовывать: - изменение коэффициента усиления операционных усилителей; - регулировать скорость нарастания фронта сигнала; - …
Pic.103
Простые ПАИС Схема простой ПАИС ispPAC10 фирмы Lattice Semi Позволяет создавать различные усилители, интеграторы, простые фильтры
Pic.104
Программируемый аналоговый блок (реализация фильтра)
Pic.105
Простые ПАИС (ispPAC20)
Pic.106
Простые ПАИС Специализированная ПАИС (ispPAC80) – предназначена для реализации ФНЧ 5-го порядка
Pic.107
Упрощенная схема ПАИС для реализации ФНЧ
Pic.108
Архитектура сложной конфигурируемой аналоговой матрицы фирмы Anadigm
Pic.109
Структура входной ячейки
Pic.110
Структура выходной ячейки
Pic.111
Структура конфигурируемого аналогового блока
Pic.112
Программируемые матрицы смешанной архитектуры В их состав обычно включают: - аппаратно реализованное процессорное ядро; - программируемые цифровые блоки; - программируемые аналоговые блоки; - …
Pic.113
Пример матрицы со смешанной архитектурой (PSoC5 фирмы Cypress)
Pic.114
Архитектура процессорного ядра
Pic.115
Архитектура процессорного ядра
Pic.116
Встроенный блок ОЗУ
Pic.117
Блок интерфейса внешней памяти (EMIF)
Pic.118
Блок формирования тактовых частот
Pic.120
Структура блоков ввода/вывода
Pic.121
Массив программируемых цифровых блоков
Pic.122
Архитектура программируемого цифрового блока
Pic.123
Структура узла обработки данных
Pic.124
Пример настройки массива цифровых блоков
Pic.125
Встроенный контроллер шины CAN
Pic.126
Встроенный контроллер шины USB
Pic.127
Встроенный контроллер шины I2C
Pic.128
Встроенный блок конфигурируемого таймера
Pic.129
Массив программируемых аналоговых блоков
Pic.130
Сигма-дельта АЦП и АЦП последовательного приближения
Pic.131
Блок аналоговых компараторов
Pic.132
Режимы работы аналоговых ОУ
Pic.133
Программируемая аналоговая ячейка
Pic.135
Интерфейс программирования и отладки JTAG
Скачать презентацию
Если вам понравился сайт и размещенные на нем материалы, пожалуйста, не забывайте поделиться этой страничкой в социальных сетях и с друзьями! Спасибо!